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多层PCB设计时的EMI问题

分类:贴片加工多少 | 浏览: 0次
发布用户: 贴片加工厂家  发布时间:2021-03-11 11:29:47 
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在PCB板的设计当中,可以通过分层、恰当的布局布线和安装实现PCB的抗ESD设计。在设计过程中,通过预测可以将绝大多数设计修改仅限于增减元器件。通过调整PCB布局布线,能够很好地防范ESD。至于0.6mm 能防多少伏静电需要在实际操作中具体测量。下面贴片加工厂家小编来讲解一下PCB板能防多少伏静电和多层PCB设计时的EMI问题的相关知识。


多层PCB设计时的EMI问题


解决EMI问题的办法很多,现代的EMI抑制方法包括:利用EMI抑制涂层、选用合适的EMI抑制零配件和EMI仿真设计等。本文从最基本的PCB布板设计出发,讨论PCB分层堆叠在控制EMI辐射中的作用和设计技巧。
一、电源汇流排 在IC的电源引脚附近合理地安置适当容量的电容,可使IC输出电压的跳变来得更快。然而,问题并非到此为止。由于电容呈有限频率响应的特性,这使得电容无法 在全频带上生成干净地驱动IC输出所需要的谐波功率。除此之外,电源汇流排上形成的瞬态电压在去耦路径的电感两端会形成电压降,这些瞬态电压就是主要的共 模EMI干扰源。我们应该怎么解决这些问题? 就我们电路板上的IC而言,IC周围的电源层可以看成是优良的高频电容器,它可以收集为干净输出提供高频能量的分立电容器所泄漏的那部份能量。此外,优良的电源层的电感要小,从而电感所合成的瞬态信号也小,进而降低共模EMI。
当然,电源层到IC电源引脚的连线必须尽可能短,因为数位信号的上升沿越来越快,最好是直接连到IC电源引脚所在的焊盘上,这要另外讨论。 为了控制共模EMI,电源层要有助于去耦和具有足够低的电感,这个电源层必须是一个设计相当好的电源层的配对。有人可能会问,好到什么程度才算好?问题的答 案取决于电源的分层、层间的材料以及工作频率(即IC上升时间的函数)。通常,电源分层的间距是6mil,夹层是FR4材料,则每平方英寸电源层的等效电 容约为75pF。显然,层间距越小电容越大。 上升时间为100到300ps的器件并不多,但是按照目前IC的发展速度,上升 时间在100到300ps范围的器件将占有很高的比例。对于100到300ps上升时间的电路,3mil层间距对大多数应用将不再适用。那时,有必要采用 层间距小于1mil的分层技术,并用介电常数很高的材料代替FR4介电材料。现在,陶瓷和加陶塑料可以满足100到300ps上升时间电路的设计要求。 尽管未来可能会采用新材料和新方法,但对于今天常见的1到3ns上升时间电路、3到6mil层间距和FR4介电材料,通常足够处理高端谐波并使瞬态信号足够低,就是说,共模EMI可以降得很低。本文给出的PCB分层堆叠设计实例将假定层间距为3到6mil。
二、电磁屏蔽 从信号走线来看,好的分层策略应该是把所有的信号走线放在一层或若干层,这些层紧挨着电源层或接地层。对于电源,好的分层策略应该是电源层与接地层相邻,且电源层与接地层的距离尽可能小,这就是我们所讲的“分层"策略。
三、PCB堆叠 什么样的堆叠策略有助于屏蔽和抑制EMI?以下分层堆叠方案假定电源电流在单一层上流动,单电压或多电压分布在同一层的不同部份。多电源层的情形稍后讨论。

PCB板能防多少伏静电


在PCB板的设计当中,可以通过分层、恰当的布局布线和安装实现PCB的抗ESD设计。在设计过程中,通过预测可以将绝大多数设计修改仅限于增减元器件。通过调整PCB布局布线,能够很好地防范ESD。至于0.6mm 能防多少伏静电需要在实际操作中具体测量。
1、PCB设计中,对于静电的防护,一般采用隔离、增强单板静电免疫力和采用保护电路三项措施来进行设计。
2、对于PCB上的静电敏感元器件,在布局时要考虑其布局在远离干扰的地方,特别是离静电放电源越远越好,还有就是电气隔离,金属外壳;
3、增强免疫能力,在面积允许的情况下,可以在PCB板周围设计接地防护环,可以参考CompactPCI规范。大面积地层、电源层,对于信号层,一定要紧靠电源或者地层,保证信号回路最短,对于干扰源高频电路等,可以局部屏蔽或者单板整体屏蔽,在电源、地脚附近加不同频率的滤波电容,集成电路的电源和地之间加去耦电容,信号线上有选择的加一些容值合适的电容或者串联阻值合适的电阻。在PCB中使用电压瞬变抑制器TVS或者TransZorb二极管都是很好的设计。
PCB板能防多少伏静电

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